- PCB的結(jié)構(gòu)簡介
- PCB的參數(shù)分析
- 表層銅箔厚度
- 芯板型號
- 導(dǎo)線橫截面寬度
隨著電路設(shè)計日趨復(fù)雜和高速，如何保證各種信號（特別是高速信號）完整性，也就是保證信號質(zhì)量，成為難題。此時，需要借助傳輸線理論進行分析，控制信號線的特征阻抗匹配成為關(guān)鍵，不嚴(yán)格的阻抗控制，將引發(fā)相當(dāng)大的信號反射和信號失真，導(dǎo)致設(shè)計失敗。常見的信號，如PCI總線、PCI-E總線、USB、以太網(wǎng)、DDR內(nèi)存、LVDS信號等，均需要進行阻抗控制。阻抗控制最終需要通過PCB設(shè)計實現(xiàn)，對PCB板工藝也提出更高要求，經(jīng)過與PCB廠的溝通，并結(jié)合EDA軟件的使用，我對這個問題有了一些粗淺的認(rèn)識，愿和大家分享。
多層板的結(jié)構(gòu)：
為了很好地對PCB進行阻抗控制，首先要了解PCB的結(jié)構(gòu)：
通常我們所說的多層板是由芯板和半固化片互相層疊壓合而成的，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構(gòu)成印制板的基礎(chǔ)材料。而半固化片構(gòu)成所謂的浸潤層，起到粘合芯板的作用，雖然也有一定的初始厚度，但是在壓制過程中其厚度會發(fā)生一些變化。
通常多層板最外面的兩個介質(zhì)層都是浸潤層，在這兩層的外面使用單獨的銅箔層作為外層銅箔。外層銅箔和內(nèi)層銅箔的原始厚度規(guī)格，一般有0.5OZ、1OZ、2OZ（1OZ約為35um或1.4mil）三種，但經(jīng)過一系列表面處理后，外層銅箔的最終厚度一般會增加將近1OZ左右。內(nèi)層銅箔即為芯板兩面的包銅，其最終厚度與原始厚度相差很小，但由于蝕刻的原因，一般會減少幾個um。
多層板的最外層是阻焊層，就是我們常說的“綠油”，當(dāng)然它也可以是黃色或者其它顏色。阻焊層的厚度一般不太容易準(zhǔn)確確定，在表面無銅箔的區(qū)域比有銅箔的區(qū)域要稍厚一些，但因為缺少了銅箔的厚度，所以銅箔還是顯得更突出，當(dāng)我們用手指觸摸印制板表面時就能感覺到。
當(dāng)制作某一特定厚度的印制板時，一方面要求合理地選擇各種材料的參數(shù)，另一方面，半固化片最終成型厚度也會比初始厚度小一些。下面是一個典型的6層板疊層結(jié)構(gòu)：
PCB的參數(shù)：
不同的印制板廠，PCB的參數(shù)會有細(xì)微的差異，通過與上海嘉捷通電路板廠技術(shù)支持的溝通，得到該廠的一些參數(shù)數(shù)據(jù)：
表層銅箔：
可以使用的表層銅箔材料厚度有三種：12um、18um和35um。加工完成后的最終厚度大約是44um、50um和67um。
芯板：
我們常用的板材是S1141A，標(biāo)準(zhǔn)的FR-4，兩面包銅，可選用的規(guī)格可與廠家聯(lián)系確定。
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半固化片：
規(guī)格（原始厚度）有7628（0.185mm），2116（0.105mm），1080（0.075mm），3313（0.095mm），實際壓制完成后的厚度通常會比原始值小10-15um左右。同一個浸潤層最多可以使用3個半固化片，而且3個半固化片的厚度不能都相同，最少可以只用一個半固化片，但有的廠家要求必須至少使用兩個。如果半固化片的厚度不夠，可以把芯板兩面的銅箔蝕刻掉，再在兩面用半固化片粘連，這樣可以實現(xiàn)較厚的浸潤層。
阻焊層：
銅箔上面的阻焊層厚度C2≈8-10um，表面無銅箔區(qū)域的阻焊層厚度C1根據(jù)表面銅厚的不同而不同，當(dāng)表面銅厚為45um時C1≈13-15um，當(dāng)表面銅厚為70um時C1≈17-18um。
導(dǎo)線橫截面：
以前我一直以為導(dǎo)線的橫截面是一個矩形，但實際上卻是一個梯形。以TOP層為例，當(dāng)銅箔厚度為1OZ時，梯形的上底邊比下底邊短1MIL。比如線寬5MIL，那么其上底邊約4MIL，下底邊5MIL。上下底邊的差異和銅厚有關(guān)，下表是不同情況下梯形上下底的關(guān)系。
介電常數(shù)：半固化片的介電常數(shù)與厚度有關(guān)，下表為不同型號的半固化片厚度和介電常數(shù)參數(shù)：
板材的介電常數(shù)與其所用的樹脂材料有關(guān)，F(xiàn)R4板材其介電常數(shù)為4.2—4.7，并且隨著頻率的增加會減小。
介質(zhì)損耗因數(shù)：電介質(zhì)材料在交變電場作用下，由于發(fā)熱而消耗的能量稱之謂介質(zhì)損耗，通常以介質(zhì)損耗因數(shù)tanδ表示。S1141A的典型值為0.015。
能確保加工的最小線寬和線距：4mil/4mil。
隨著電路設(shè)計日趨復(fù)雜和高速，如何保證各種信號（特別是高速信號）完整性，也就是保證信號質(zhì)量，成為難題。此時，需要借助傳輸線理論進行分析，控制信號線的特征阻抗匹配成為關(guān)鍵，不嚴(yán)格的阻抗控制，將引發(fā)相當(dāng)大的信號反射和信號失真，導(dǎo)致設(shè)計失敗。常見的信號，如PCI總線、PCI-E總線、USB、以太網(wǎng)、DDR內(nèi)存、LVDS信號等，均需要進行阻抗控制。阻抗控制最終需要通過PCB設(shè)計實現(xiàn)，對PCB板工藝也提出更高要求，經(jīng)過與PCB廠的溝通，并結(jié)合EDA軟件的使用，我對這個問題有了一些粗淺的認(rèn)識，愿和大家分享。
阻抗計算的工具簡介：
當(dāng)我們了解了多層板的結(jié)構(gòu)并掌握了所需要的參數(shù)后，就可以通過EDA軟件來計算阻抗。可以使用Allegro來計算，但這里我向大家推薦另一個工具PolarSI9000，這是一個很好的計算特征阻抗的工具，現(xiàn)在很多印制板廠都在用這個軟件。
無論是差分線還是單端線，當(dāng)計算內(nèi)層信號的特征阻抗時，你會發(fā)現(xiàn)PolarSI9000的計算結(jié)果與Allegro僅存在著微小的差距，這跟一些細(xì)節(jié)上的處理有關(guān)，比如說導(dǎo)線橫截面的形狀。但如果是計算表層信號的特征阻抗，我建議你選擇Coated模型，而不是SuRFace模型，因為這類模型考慮了阻焊層的存在，所以結(jié)果會更準(zhǔn)確。下圖是用PolarSI9000計算在考慮阻焊層的情況下表層差分線阻抗的部分截圖：
由于阻焊層的厚度不易控制，所以也可以根據(jù)板廠的建議，使用一個近似的辦法：在Surface模型計算的結(jié)果上減去一個特定的值，我建議差分阻抗減去8歐姆，單端阻抗減去2歐姆。
